dc.creator |
CASANÃS, César William Vera |
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dc.date.issued |
2022-04-14 |
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dc.identifier.uri |
https://repositorio.unifei.edu.br/jspui/handle/123456789/3369 |
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dc.description.abstract |
In this work a technique to bias a CMOS current comparator is presented. The current
comparator circuit uses the flipped voltage follower (FVF) block as input stage, and a
cascode structure is proposed to bias properly this stage. Alternatives to bias the input
block are presented, demonstrating the trade-off between the response time and the input
impedance of the circuit. The circuit was developed using the CMOS technology of the
Taiwan Semiconductor Manufacturing Company (TSMC) 0.18 μm process. The postlayout
simulation results show that the current comparator, with the proposed structure
to bias the input stage, exhibits a propagation time of 7.5 ns with a power consumption of
47 μW when the input is a pulsed current amplitude ±2 μA with a frequency of 50 MHz.
The input impedance value is 50 Ω at the operating frequency. The minimum current, at
low frequencies, that the circuit can detect is 200 pA. The cascode structure, proposed
to bias the FVF block, provides a voltage value of 1.01 V with a coefficient of variation
of ±0.001%. The results of the characterization of the manufactured prototype confirm
that the current comparator, with the proposed technique to bias the input circuit, is
appropriate and functional. |
pt_BR |
dc.language |
por |
pt_BR |
dc.publisher |
Universidade Federal de Itajubá |
pt_BR |
dc.rights |
Acesso Aberto |
pt_BR |
dc.subject |
CMOS |
pt_BR |
dc.subject |
TSMC |
pt_BR |
dc.subject |
FVF |
pt_BR |
dc.subject |
Tempo de propagação |
pt_BR |
dc.subject |
Impedância de entrada |
pt_BR |
dc.subject |
Potência |
pt_BR |
dc.subject |
Pós-leiaute |
pt_BR |
dc.title |
Uma técnica de polarização para um comparador de corrente CMOS |
pt_BR |
dc.type |
Tese |
pt_BR |
dc.date.available |
2022-09-09 |
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dc.date.available |
2022-09-09T13:24:43Z |
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dc.date.accessioned |
2022-09-09T13:24:43Z |
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dc.creator.Lattes |
http://lattes.cnpq.br/0968329902273172 |
pt_BR |
dc.contributor.advisor1 |
MORENO, Robson Luiz |
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dc.contributor.advisor1Lattes |
http://lattes.cnpq.br/6281644588548940 |
pt_BR |
dc.contributor.advisor-co1 |
SAOTOME, Osamu |
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dc.contributor.advisor-co1Lattes |
http://lattes.cnpq.br/1061566045001511 |
pt_BR |
dc.description.resumo |
Neste trabalho é apresentada uma técnica para polarizar um comparador de corrente
CMOS. O circuito comparador de corrente utiliza o bloco seguidor de tensão dobrado
(flipped voltage follower - FVF) como estágio de entrada, e uma estrutura cascode é
proposta para polarizar de forma adequada este estágio. São apresentadas alternativas
para polarizar o bloco de entrada, sendo demonstrado o compromisso que existe entre
o tempo de resposta e a impedância de entrada do circuito. A tecnologia CMOS do
processo Taiwan Semiconductor Manufacturing Company (TSMC) 0,18 μm foi utilizada
para projetar e fabricar o circuito. Os resultados da simulação pós-leiaute mostram que o
comparador de corrente, com a estrutura proposta para polarizar o estágio de entrada,
exibe um tempo de propagação de 7,5 ns com um consumo de potência de 47 μW quando
a entrada é uma corrente pulsada de amplitude ±2 μA com frequência de 50 MHz. O valor
da impedância de entrada é de 50 Ω na frequência de operação. A corrente mínima, nas
baixas frequências, que o circuito pode detectar é de 200 pA. A estrutura cascode, proposta
para polarizar o bloco FVF, fornece um valor de tensão de 1,01 V com um coeficiente de
variação de ±0,001%. Os resultados da caracterização do protótipo fabricado confirmam
que a técnica proposta para polarizar o circuito de entrada do comparador de corrente é
apropriada e funcional. |
pt_BR |
dc.publisher.country |
Brasil |
pt_BR |
dc.publisher.department |
IESTI - Instituto de Engenharia de Sistemas e Tecnologia da Informação |
pt_BR |
dc.publisher.program |
Programa de Pós-Graduação: Doutorado - Engenharia Elétrica |
pt_BR |
dc.publisher.initials |
UNIFEI |
pt_BR |
dc.subject.cnpq |
CNPQ::ENGENHARIAS::ENGENHARIA ELÉTRICA::CIRCUITOS ELÉTRICOS, MAGNÉTICOS E ELETRÔNICOS |
pt_BR |
dc.relation.references |
César William Vera Casañas. Uma técnica de polarização para um comparador de corrente CMOS. 2022. 79 f. Tese (Doutorado em Engenharia Elétrica) – Universidade Federal de Itajubá, Itajubá, 2022. |
pt_BR |