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https://repositorio.unifei.edu.br/jspui/handle/123456789/3369
Tipo: | Tese |
Título: | Uma técnica de polarização para um comparador de corrente CMOS |
Autor(es): | CASANÃS, César William Vera |
Primeiro Orientador: | MORENO, Robson Luiz |
metadata.dc.contributor.advisor-co1: | SAOTOME, Osamu |
Resumo: | Neste trabalho é apresentada uma técnica para polarizar um comparador de corrente CMOS. O circuito comparador de corrente utiliza o bloco seguidor de tensão dobrado (flipped voltage follower - FVF) como estágio de entrada, e uma estrutura cascode é proposta para polarizar de forma adequada este estágio. São apresentadas alternativas para polarizar o bloco de entrada, sendo demonstrado o compromisso que existe entre o tempo de resposta e a impedância de entrada do circuito. A tecnologia CMOS do processo Taiwan Semiconductor Manufacturing Company (TSMC) 0,18 μm foi utilizada para projetar e fabricar o circuito. Os resultados da simulação pós-leiaute mostram que o comparador de corrente, com a estrutura proposta para polarizar o estágio de entrada, exibe um tempo de propagação de 7,5 ns com um consumo de potência de 47 μW quando a entrada é uma corrente pulsada de amplitude ±2 μA com frequência de 50 MHz. O valor da impedância de entrada é de 50 Ω na frequência de operação. A corrente mínima, nas baixas frequências, que o circuito pode detectar é de 200 pA. A estrutura cascode, proposta para polarizar o bloco FVF, fornece um valor de tensão de 1,01 V com um coeficiente de variação de ±0,001%. Os resultados da caracterização do protótipo fabricado confirmam que a técnica proposta para polarizar o circuito de entrada do comparador de corrente é apropriada e funcional. |
Abstract: | In this work a technique to bias a CMOS current comparator is presented. The current comparator circuit uses the flipped voltage follower (FVF) block as input stage, and a cascode structure is proposed to bias properly this stage. Alternatives to bias the input block are presented, demonstrating the trade-off between the response time and the input impedance of the circuit. The circuit was developed using the CMOS technology of the Taiwan Semiconductor Manufacturing Company (TSMC) 0.18 μm process. The postlayout simulation results show that the current comparator, with the proposed structure to bias the input stage, exhibits a propagation time of 7.5 ns with a power consumption of 47 μW when the input is a pulsed current amplitude ±2 μA with a frequency of 50 MHz. The input impedance value is 50 Ω at the operating frequency. The minimum current, at low frequencies, that the circuit can detect is 200 pA. The cascode structure, proposed to bias the FVF block, provides a voltage value of 1.01 V with a coefficient of variation of ±0.001%. The results of the characterization of the manufactured prototype confirm that the current comparator, with the proposed technique to bias the input circuit, is appropriate and functional. |
Palavras-chave: | CMOS TSMC FVF Tempo de propagação Impedância de entrada Potência Pós-leiaute |
CNPq: | CNPQ::ENGENHARIAS::ENGENHARIA ELÉTRICA::CIRCUITOS ELÉTRICOS, MAGNÉTICOS E ELETRÔNICOS |
Idioma: | por |
País: | Brasil |
Editor: | Universidade Federal de Itajubá |
Sigla da Instituição: | UNIFEI |
metadata.dc.publisher.department: | IESTI - Instituto de Engenharia de Sistemas e Tecnologia da Informação |
metadata.dc.publisher.program: | Programa de Pós-Graduação: Doutorado - Engenharia Elétrica |
Tipo de Acesso: | Acesso Aberto |
URI: | https://repositorio.unifei.edu.br/jspui/handle/123456789/3369 |
Data do documento: | 14-Abr-2022 |
Aparece nas coleções: | Teses |
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