Resumo:
Esse trabalho propõe uma nova arquitetura para o estágio de conversão D/A presente em um conversor A/D por aproximação sucessiva. Uma das desvantagens desse tipo de conversor A/D é sua não linearidade, que degrada seus parâmetros de DNL e INL. Esses erros de linearidade são causados por descasamentos durante o processo de fabricação. Os conversores SAR convencionais utilizam redes resistivas ou capacitivas em seu estágio D/A, o que os torna bastante suscetíveis a tais descasamentos. A arquitetura proposta almeja eliminar esses descasamentos, minimizando assim os erros de não linearidade através da utilização da técnica PWM em seu estágio de conversão D/A. Também é utilizado um circuito comparador inversor síncrono com o intuito de simplificar o circuito e diminuir seu consumo de potência. Para validar a arquitetura, foi simulado um conversor de 4bits utilizando a ferramenta Spectre e modelos BSIM3v3 para um processo CMOS padrão de 0, 5 µm. Alimentado com 2, 5V, o consumo de potência verificado foi de 16 µW. A taxa de conversão ficou limitada em 200 Hz devido ao projeto do circuito e à máxima frequência disponibilizada pelo processo de fabricação. Os resultados das simulações comprovam a precisão alcançada pela arquitetura proposta, uma vez que os erros de DNL e INL são inferiores a 0,1LSB. A relação sinal-ruído obtida é de 24,36dB e representa 3,75 bits efetivos de resolução.
